具有加強帽蓋層之半導體結構及其製作方法

专利摘要:
本發明半導體結構包含有一基材；一主體結構，位於該基材上；一側壁子，設於該主體結構之一側壁表面；以及一加強帽蓋層，設於該側壁子之一上端表面。
公开号:TW201324681A
申请号:TW101112245
申请日:2012-04-06
公开日:2013-06-16
发明作者:Chia-Yen Ho
申请人:Nanya Technology Corp；
IPC主号:H01L29-00

专利说明:
具有加強帽蓋層之半導體結構及其製作方法
本發明係有關於半導體元件技術領域，更特定言之，本發明係有關於一種具有加強帽蓋層(enhanced cap)之精細半導體結構(fine semiconductor structure)，以及其製作方法。
凹入式通道存取電晶體(recessed channel access transistor,RCAT)元件已被應用在高密度動態隨機存取記憶體中，用以提高記憶單元的積集度。一般而言，凹入式通道存取電晶體元件係形成在一凹蝕於基材表面的凹陷溝槽中，包括形成在凹陷溝槽底部及側壁表面的一閘極氧化層，以及填滿凹陷溝槽的導電材或所謂的凹入閘極，故其結構不同於閘極設於基材主表面上的平面式閘極電晶體。
隨著半導體元件的微縮，相鄰半導體關鍵結構，例如，閘極，之間的間距也跟著越來越小，因而衍生出側壁子削薄化以及閘極間底部空間不足等問題。當半導體元件的製程能力達70微米或更小時，側壁子(通常是氮化矽側壁子)的厚度控制顯得特別關鍵而重要。由此可知，目前仍需要一種改良之製程方法，能夠使側壁子的厚度盡可能縮小，藉此增加閘極間底部空間，卻又不能造成閘極導體與汲極/源極接觸的橋接。
本發明之主要目的在提供一種改良之精細半導體結構，例如，閘極導體結構，使在閘極間具有較寬的底部空間，特別適合於高密度DRAM陣列。
本發明之另一目的在提供一種改良之精細半導體結構，例如，閘極導體結構，以避免或減緩蝕刻時的側壁子削薄化問題。
根據本發明之一實施例，本發明一種半導體結構包含有：一基材；一主體結構，位於該基材上；一側壁子，設於該主體結構之一側壁表面；以及至少一加強帽蓋層，設於該側壁子之一上端表面。
根據本發明之另一實施例，本發明一種凹入式閘極結構，包含有：一基材，其上有一凹陷溝槽；一主體結構，設於該基材上，且填入該凹陷溝槽中；一側壁子，設於該主體結構之一側壁表面；以及至少一加強帽蓋層，設於該側壁子之一上端表面。
根據本發明之另一實施例，本發明一種凹入式閘極結構，包含有：一基材，其上有一凹陷溝槽；一主體結構，設於該基材上，且填入該凹陷溝槽中；一第一側壁子，設於該主體結構之一側壁表面；一轉角氧化物，介於該第一側壁子、該主體結構以及該基材之間；一第二側壁子，設於該第一側壁子與該轉角氧化物上；以及至少一加強帽蓋層，設於該第二側壁子之一上端表面。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
於下文中，係加以陳述本發明之具體實施方式，該些具體實施方式可參考相對應的圖式，俾使該些圖式構成實施方式之一部分。同時也藉由說明，揭露本發明可據以施行之方式。於下文中，將清楚地描述該些實施例之細節，俾使該技術領域中具有通常技術者可據以實施本發明。在不違背於本發明宗旨之前提下，相關之具體實施例亦可被加以施行，且對於其結構上、邏輯上以及電性上所做之改變仍屬本發明所涵蓋之範疇。
對於電晶體與積體電路之製造而言，如在一平面製程的場合中，「主表面」一詞係指那些內部或近處製有複數個電晶體的半導體層的表面。如文中所使用的，「垂直」一詞意指與該主表面大體上呈直角。一般而言，該主表面係沿著所製作出之場效電晶體上的單晶矽層之一<100>平面延伸。
第1圖係依據本發明實施例所繪示的具有加強帽蓋層的精細半導體結構1a的剖面示意圖。本發明精細半導體結構1a可以是平面式閘極結構、數位訊號線結構、位元線結構或應用在半導體積體電路中之任何類似之半導體結構，並且其尺寸或線寬小於或等於70微米。如第1圖所示，精細半導體結構1a係設於一基材10上，其中，基材10可以是如矽基材或矽鍺等半導體基材、矽覆絕緣基材或磊晶基材等等。在其它實施例中，在精細半導體結構1a與基材10之間可以有至少一中間層14，例如，一層間介電層。精細半導體結構1a包括形成在基材10上的主體結構(以下簡稱結構)11，具有一上表面11a以及一側壁表面11b，且結構11可包含有一底部導體層12，例如，金屬或多晶矽，以及一上部遮蔽層16，例如，氮化矽層。結構11可進一步包含有至少一材料層14，例如，金屬層或矽化金屬層，介於上部遮蔽層16與底部導體層12之間。在側壁表面11b上，至少設有一對側壁子18。一加強帽蓋層20則僅形成在各個側壁子18的上端表面，如此提供出一個類似菇狀剖面輪廓。需注意，加強帽蓋層20並不覆蓋到結構11的上表面11a，此外，也不會覆蓋到各個側壁子18的下端表面，因而使其顯露出來。從圖中可看出，加強帽蓋層20的下緣與其下方的側壁子18之間在結構11的側壁表面11b形成一高低落差特徵22。根據本發明之較佳實施例，加強帽蓋層20可補償側壁子18上部厚度之不足，故能夠避免或減緩側壁子在乾蝕刻過程中被削薄化。根據本發明之較佳實施例，加強帽蓋層20可由氮化矽所構成。
第2圖係依據本發明另一實施例所繪示的具有加強帽蓋層的凹入式閘極結構1b的剖面示意圖，其中，仍沿用相同符號來表示相同元件。如第2圖所示，凹入式閘極結構1b係製作於基材10上面或基材10內部。同樣的，基材10可以是如矽基材或矽鍺等半導體基材、矽覆絕緣基材或磊晶基材等等。形成在基材10上的結構11，具有一上表面11a以及一側壁表面11b，且結構11可包含有一底部導體層12，例如，金屬或多晶矽，以及一上部遮蔽層16，例如，氮化矽層，其中上部遮蔽層16係疊設於底部導體層12之上。結構11可進一步包含有至少一材料層14，例如，金屬層或矽化金屬層，介於上部遮蔽層16與底部導體層12之間。底部導體層12填入形成在基材10內的凹陷溝槽10a中，且在凹陷溝槽10a的表面形成有一絕緣層30。在凹陷溝槽10a的相對側的基材10中，形成有一源極摻雜區40以及一汲極摻雜區50，並且在基材10中定義出一U形凹入式通道60。在側壁表面11b上，至少設有一對側壁子18。一加強帽蓋層20則僅形成在各個側壁子18的上端表面，如此提供出一個類似菇狀剖面輪廓。根據本發明之較佳實施例，加強帽蓋層20可補償側壁子18上部厚度之不足，故能夠避免或減緩側壁子在乾蝕刻過程中被削薄化。根據本發明之較佳實施例，加強帽蓋層20可由氮化矽所構成。由於側壁子18上部厚度之不足可以藉由加強帽蓋層20獲得補償，故側壁子18底部厚度可以減少，如此一來，相鄰的結構11之間的底部空間即可加寬。
第3圖係依據本發明另一實施例所繪示的具有加強帽蓋層的凹入式閘極結構1c的剖面示意圖，其中，仍沿用相同符號來表示相同元件。如第3圖所示，凹入式閘極結構1c係製作於基材10上面或基材10內部。同樣的，基材10可以是如矽基材或矽鍺等半導體基材、矽覆絕緣基材或磊晶基材等等。形成在基材10上的結構11，具有一上表面11a以及一側壁表面11b，且結構11可包含有一底部導體層12，例如，金屬或多晶矽，以及一上部遮蔽層16，例如，氮化矽層，其中上部遮蔽層16係疊設於底部導體層12之上。結構11可進一步包含有至少一材料層14，例如，金屬層或矽化金屬層，介於上部遮蔽層16與底部導體層12之間。底部導體層12填入形成在基材10內的凹陷溝槽10a中，且在凹陷溝槽10a的表面形成有一絕緣層30。在凹陷溝槽10a的相對側的基材10中，形成有一源極摻雜區40以及一汲極摻雜區50，並且在基材10中定義出一U形凹入式通道60。在側壁表面11b上，至少設有一對第一側壁子18a，例如，氮化矽側壁子。介於第一側壁子18a、底部導體層12以及基材10之間，形成有一L型轉角氧化物70，使第一側壁子18a與L型轉角氧化物70直接接觸，並位於L型轉角氧化物70之上。L型轉角氧化物70能改善底部導體層12與基材10之間於凹陷溝槽10a上端轉角處的絕緣特性，藉此降低汲極漏電流。在第一側壁子18a及L型轉角氧化物70之上，形成有一對第二側壁子18b，例如，氮化矽側壁子。一加強帽蓋層20則僅形成在各個第二側壁子18b的上端表面。加強帽蓋層20可補償第二側壁子18b上部厚度之不足，故能夠避免或減緩側壁子在乾蝕刻過程中被削薄化。
第4A圖至第4I圖例示製作具有第3圖中凹入式閘極結構的半導體元件的方法，其中，仍沿用相同符號來表示相同元件。如第4A圖，提供一基材10，例如，矽基材，其具有一記憶陣列區101以及一周邊電路區102。在記憶陣列區101中，形成有複數個凹入式閘極結構1c’，在周邊電路區102中，則形成有複數個閘極結構100’。各凹入式閘極結構1c’包含有一底部導體層12，例如，金屬或多晶矽，以及一上部遮蔽層16，例如，氮化矽層，其中上部遮蔽層16係疊設於底部導體層12之上。另，可進一步包含有至少一材料層14，例如，金屬層或矽化金屬層，介於上部遮蔽層16與底部導體層12之間。底部導體層12填入形成在基材10內的凹陷溝槽10a中，且在凹陷溝槽10a的表面形成有一絕緣層30。各凹入式閘極結構1c’另包含有一對第一側壁子18a，例如，氮化矽側壁子。介於第一側壁子18a、底部導體層12以及基材10之間，形成有一L型轉角氧化物70。各閘極結構100’包含有一底部導體層112，例如，金屬或多晶矽，以及一上部遮蔽層116，例如，氮化矽層，其中上部遮蔽層116係疊設於底部導體層112之上。另，可進一步包含有至少一材料層114，例如，金屬層或矽化金屬層，介於上部遮蔽層116與底部導體層112之間。各閘極結構100’尚可包含有一對第一側壁子118a，例如，氮化矽側壁子。同樣的，介於第一側壁子118a、底部導體層112以及基材10之間，形成有一L型轉角氧化物170。閘極結構100’可以是平面式閘極結構，具有與基材10的主表面大致平行共面之閘極通道，此時，可在底部導體層112提供一閘極氧化層(圖未示)。
如第4B圖所示，進行一化學氣相沈積製程，於基材10上共形且全面的沈積一側壁子材料層180。根據本發明之實施例，側壁子材料層180可以包含有氮化矽。側壁子材料層180共形的覆蓋住凹入式閘極結構1c’與閘極結構100’的側壁及上表面。需注意，根據本發明之實施例，側壁子材料層180不會填滿凹入式閘極結構1c’之間的空間，換言之，在沈積側壁子材料層180之後，於凹入式閘極結構1c’之間構成一凹陷區120。
如第4C圖所示，接著於基材10上全面的沈積一介電層130，例如，矽氧層。此時，介電層130需填滿凹入式閘極結構1c’之間的凹陷區120，並且毯覆凹入式閘極結構1c’之上表面。然而，需注意使介電層130的厚度不至於填滿周邊電路區102中的閘極結構100’之間的空間。此時，在沈積介電層130之後，於周邊電路區102中的閘極結構100’之間形成凹陷區140。
如第4D圖所示，接下來，進行一等向性蝕刻製程，例如，濕蝕刻製程，以蝕除掉介電層130之上層，藉此於記憶陣列區101中顯露出各凹入式閘極結構1c’的上部。同時，藉由此等向性蝕刻製程的實施，於周邊電路區102中的介電層130之厚度也會減少，藉此於後續步驟中達到周邊元件所要求的側壁子寬度。如圖所示，減少的厚度d1可端視周邊元件所要求的側壁子寬度d0決定之。
如第4E圖所示，接著進行一非等向乾蝕刻製程，進一步將記憶陣列區101內的介電層130之上層蝕刻掉，如此於記憶陣列區101內的凹陷區120顯露出側壁子材料層180之上端表面180a。根據本發明之實施例，此非等向乾蝕刻製程所減少的介電層130厚度d2大於d1。在前述之非等向乾蝕刻製程的過程中，於周邊電路區102中的介電層130也會被蝕刻，並同樣以非等向性蝕刻方式蝕刻，然而其蝕刻係相對於下方的側壁子材料層180具選擇性，如此在完成前述之非等向乾蝕刻製程後，於周邊電路區102中的各閘極結構100’之側壁形成氧化物側壁子130a。此時，記憶陣列區101中顯露出的各凹入式閘極結構1c’的高度h(突出介電層130表面之高度)等於d1與d2總和。
如第4F圖所示，接著進行一化學氣相沈積製程，於基材10上全面沈積一薄上蓋層210。根據本發明之實施例，薄上蓋層210可以包含有氮化矽。根據本發明之實施例，薄上蓋層210共形的毯覆顯露出的各凹入式閘極結構1c’，其中各凹入式閘極結構1c’突出介電層130的上表面。薄上蓋層210同時也覆蓋住凹陷區120的介電層130的上表面。在周邊電路區102中，薄上蓋層210共形的覆蓋閘極結構100’以及閘極結構100’上的氧化物側壁子130a。
如第4G圖所示，接著進行一非等向性乾蝕刻製程，非等向性蝕刻薄上蓋層210，如此於記憶陣列區101的各凹入式閘極結構1c’上形成一加強側壁子或加強帽蓋層210a，並於周邊電路區102閘極結構100’上的氧化物側壁子130a上形成一側壁子210b。此時，凹陷區120的介電層130的上表面130b已被顯露出來。值得注意的是，氧化物側壁子130a的厚度及加強帽蓋層210a的厚度總和即大致等於周邊元件所要求的側壁子寬度d0。
如第4H圖所示，將周邊電路區102以圖案化光阻層230覆蓋住。未被覆蓋的記憶陣列區101則進行一濕蝕刻製程，藉以將介電層130從凹陷區120完全去除。在去除凹陷區120內介電層130之後，側壁子材料層180之下端表面180b即被顯露出來。此時，加強帽蓋層210a僅僅覆蓋住側壁子材料層180之上端表面180a。
如第4I圖所示，在完成濕蝕刻製程後，去除圖案化光阻層230。接下來，進行一非等向性乾蝕刻製程，自動對準加強帽蓋層210a或側壁子210b蝕刻位於凹陷區120及凹陷區140底部的側壁子材料層180及L型轉角氧化物70，藉以顯露出部分的基材10表面。接著，可以對基材10進行一離子佈植製程，於顯露出部分的基材10表面形成汲極/源極摻雜區(圖未示)。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1a．．．精細半導體結構
1b．．．凹入式閘極結構
1c．．．凹入式閘極結構
1c’．．．凹入式閘極結構
10．．．基材
10a．．．凹陷溝槽
11．．．主體結構
11a．．．上表面
11b．．．側壁表面
12．．．底部導體層
14．．．材料層
16．．．上部遮蔽層
18．．．側壁子
18a．．．第一側壁子
18b．．．第二側壁子
20．．．加強帽蓋層
22．．．高低落差特徵
30．．．絕緣層
40．．．源極摻雜區
50．．．汲極摻雜區
60．．．U形凹入式通道
70．．．L型轉角氧化物
100’．．．閘極結構
101．．．記憶陣列區
102．．．周邊電路區
112．．．底部導體層
114．．．材料層
116．．．上部遮蔽層
118a．．．第一側壁子
120．．．凹陷區
130．．．介電層
130a．．．氧化物側壁子
140．．．凹陷區
170．．．L型轉角氧化物
180．．．側壁子材料層
180a．．．上端表面
180b．．．下端表面
210．．．薄上蓋層
210a．．．加強帽蓋層
210b．．．側壁子
230．．．圖案化光阻層
所附圖式係提供本發明更進一步的了解，並納入並構成本說明書的一部分。圖式與說明書內容一同闡述之本發明實施例係有助於解釋本發明的原理原則。在圖式中：
第1圖係依據本發明實施例所繪示的具有加強帽蓋層的精細半導體結構1a的剖面示意圖；
第2圖係依據本發明另一實施例所繪示的具有加強帽蓋層的凹入式閘極結構1b的剖面示意圖；
第3圖係依據本發明另一實施例所繪示的具有加強帽蓋層的凹入式閘極結構1c的剖面示意圖；以及
第4A圖至第4I圖例示製作具有第3圖中凹入式閘極結構的半導體元件的方法。
應當注意的是，所有的圖式皆為概略性的。為方便和在圖紙上清晰起見，圖式之相對尺寸和部分元件比例係以誇大或縮小規模呈現。相同的標號一般係用來於不同的實施例中指示相對應或類似的元件。
1c．．．凹入式閘極結構
10．．．基材
10a．．．凹陷溝槽
11．．．主體結構
11a．．．上表面
11b．．．側壁表面
12．．．底部導體層
14．．．材料層
16．．．上部遮蔽層
18a．．．第一側壁子
18b．．．第二側壁子
20．．．加強帽蓋層
22．．．高低落差特徵
30．．．絕緣層
40．．．源極摻雜區
50．．．汲極摻雜區
60．．．U形凹入式通道
70．．．L型轉角氧化物

权利要求:
Claims (15)
[1] 一種半導體結構，包含有：一基材；一主體結構，位於該基材上；一側壁子，設於該主體結構之一側壁表面；以及至少一加強帽蓋層，設於該側壁子之一上端表面。
[2] 如申請專利範圍第1項所述之半導體結構，其中該加強帽蓋層係補償該側壁子之一上部厚度。
[3] 如申請專利範圍第1項所述之半導體結構，其中該加強帽蓋層僅僅覆蓋該上端表面，而該側壁子之一下端表面未被該加強帽蓋層覆蓋。
[4] 如申請專利範圍第1項所述之半導體結構，其中該加強帽蓋層的下緣與該側壁子之間在該主體結構的該側壁表面構成一高低落差特徵。
[5] 如申請專利範圍第1項所述之半導體結構，其中該主體結構包含有一底部導體層以及一上部遮蔽層。
[6] 如申請專利範圍第5項所述之半導體結構，其中該底部導體層包含有金屬或多晶矽。
[7] 如申請專利範圍第5項所述之半導體結構，其中該上部遮蔽層包含有氮化矽層。
[8] 如申請專利範圍第1項所述之半導體結構，其中該側壁子包含有氮化矽。
[9] 如申請專利範圍第1項所述之半導體結構，其中該加強帽蓋層包含有氮化矽。
[10] 一種凹入式閘極結構，包含有：一基材，其上有一凹陷溝槽；一主體結構，設於該基材上，且填入該凹陷溝槽中；一側壁子，設於該主體結構之一側壁表面；以及至少一加強帽蓋層，設於該側壁子之一上端表面。
[11] 一種凹入式閘極結構，包含有：一基材，其上有一凹陷溝槽；一主體結構，設於該基材上，且填入該凹陷溝槽中；一第一側壁子，設於該主體結構之一側壁表面；一轉角氧化物，介於該第一側壁子、該主體結構以及該基材之間；一第二側壁子，設於該第一側壁子與該轉角氧化物上；以及至少一加強帽蓋層，設於該第二側壁子之一上端表面。
[12] 如申請專利範圍第11項所述之凹入式閘極結構，其中該第一側壁子、該第二側壁子以及該加強帽蓋層均由氮化矽所構成。
[13] 如申請專利範圍第11項所述之凹入式閘極結構，其中該加強帽蓋層係補償該第二側壁子之一上部厚度。
[14] 如申請專利範圍第11項所述之凹入式閘極結構，其中該加強帽蓋層僅僅覆蓋該上端表面，而該第二側壁子之一下端表面未被該加強帽蓋層覆蓋。
[15] 如申請專利範圍第11項所述之凹入式閘極結構，其中該加強帽蓋層的下緣與該第二側壁子之間在該主體結構的該側壁表面構成一高低落差特徵。

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法律状态:

优先权:

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申请号 | 申请日 | 专利标题

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